Socionext, ein Spezialist für System-on-Chip-Lösungen (SoC), hat bekannt gegeben, dass sein Portfolio an Chip-Packaging-Lösungen jetzt auch die Unterstützung von 3D-IC-Technologie umfasst. Das Angebot des Unternehmens deckt damit fortschrittliche Integrationstechniken wie Chiplets, 2.5D-, 3D- und sogar 5.5D-Packaging ab. Diese Lösungen richten sich an Anwendungen in Konsumelektronik, Künstlicher Intelligenz (KI) und im Hochleistungsrechnen (High Performance Computing, HPC). Socionext verweist in diesem Zusammenhang auf einen bewährten Entwicklungsprozess und umfangreiches Know-how, um leistungsstarke sowie qualitativ hochwertige Lösungen effizient zur Marktreife zu bringen.
Als wichtigen Meilenstein innerhalb dieser Strategie meldet Socionext das erfolgreiche Tape-out eines vollständig in 3D-Technologie verpackten Chips unter Einsatz von TSMCs SoIC-X 3D-Stapeltechnologie. In dem Design werden ein 3-nm-Rechenkern (N3) und ein 5-nm-I/O-Chip (N5) in einer direkten Face-to-Face (F2F)-Konfiguration übereinandergestapelt. Diese enge, vertikale Kopplung verkürzt die Verbindungsstrecken zwischen den Halbleitern auf ein Minimum, was nach Unternehmensangaben die Signallatenz um bis zu 40 Prozent senkt und den Stromverbrauch deutlich reduziert. Zudem ermöglicht der F2F-Stack-Ansatz durch breitere Verbindungsflächen eine höhere Bandbreite für den Datenaustausch zwischen den Chip-Schichten
Vorteile der vertikalen 3D-Integration
Aufbauend auf Erfahrungen mit 2.5D-Designs überträgt Socionext seine etablierten Designmethoden nun auf echte 3D-IC-Architekturen, bei denen mehrere Komponenten vertikal übereinander gestapelt werden. Diese hochintegrierte Bauweise bietet mehrere entscheidende Vorteile:
Heterogene Integration: 3D-ICs ermöglichen die Kombination verschiedener Halbleiter-Technologieknoten (zum Beispiel 3 nm, 5 nm, 7 nm) und Funktionen (Logik, Speicher, Schnittstellen) in einem einzigen Gehäuse. So lässt sich ein System hinsichtlich Leistung, Dichte und Kosten optimal aufteilen und auslegen.
Höhere Integrationsdichte für ein breiteres Anwendungsspektrum: Die vertikale Stapelung erlaubt mehr Funktionalität auf kleinerer Fläche – ein großer Vorteil, da konventionelle 2D-Skalierung physikalisch an Grenzen stößt. Besonders kompakte Verbrauchergeräte mit begrenztem Bauraum profitieren von dieser gesteigerten Integrationsdichte.
Verbesserte Leistung:Kürzere sowie breitere Verbindungen zwischen den übereinander angeordneten Dies verringern die Signalverzögerungen (Latenzen) und erhöhen die verfügbare Datenbandbreite.
Geringerer Stromverbrauch: Durch die kurzen Verbindungswege mit geringer elektrischer Impedanz sinken die Anforderungen an die Treiberstufen der Signalsender, was den Gesamtenergiebedarf des Systems reduziert.
Ausblick
Mit der Einführung von 3DIC- und 5.5D-Technologien unterstreicht Socionext seinen Fokus auf fortschrittliche heterogene Integration. Dabei werden mehrere unterschiedliche Funktionsblöcke innerhalb eines einzigen Halbleiter- und Gehäuseverbunds vereint, um leistungsfähigere und effizientere Systeme zu ermöglichen. Angesichts der steigenden Nachfrage nach skalierbaren, hochdichten und energieeffizienten Plattformen – insbesondere in der Konsumelektronik, in KI-Anwendungen und in Rechenzentren – werden 3D-IC-Ansätze voraussichtlich eine Schlüsselrolle bei der zukünftigen Entwicklung der Halbleitertechnologie spielen.
„Unsere umfangreiche Erfahrung im SoC-Design und die enge Zusammenarbeit mit TSMC positionieren uns an der Spitze der Entwicklung von SoCs der nächsten Generation“, erklärte Rajinder Cheema, CTO und Executive Vice President bei Socionext, anlässlich der Ankündigung. „Dieser Meilenstein unterstreicht unser Engagement, innovative Lösungen zu liefern, die den sich wandelnden Anforderungen unserer Kunden gerecht werden.“
