Ausgangspunkt des Fraunhofer RISC-V Secure Elements ist das offene Hardware‑Design OpenTitan. Die allgemeine Zugänglichkeit solcher Open-Source-Hardware schafft Vertrauen und ermöglicht einen langfristig gesicherten Zugang zur Technologie.
Aufbauend auf dieser vertrauenswürdigen Basis haben die beteiligten Fraunhofer-Institute einen Chip entwickelt, der in der GlobalFoundries 22 nm FDSOI Technologie in Dresden gefertigt wurde. Die Entwicklung und Fertigung in Deutschland schafft technologische Souveränität und Transparenz über die gesamte Wertschöpfungskette. „Transparenz ist beim Thema Sicherheit besonders wichtig. Unser Ziel war es deshalb, aus öffentlich verfügbarer Hardware einen Chip zu bauen, der in Deutschland designt und gefertigt wird, um so eine durchgängige Transparenz herzustellen“, sagt Andreas Seelos-Zankl, Projektleiter am Fraunhofer AISEC.
Anpassbare Sicherheit für viele Geräteklassen
Ein weiterer Vorteil ist die Anpassbarkeit: Durch die enge Kooperation mit dem Chiphersteller GlobalFoundries mit Standort in Dresden können Varianten mit speziellen Beschleunigern, Schnittstellen oder zusätzlichen Sicherheitsfunktionen auch in kleineren und mittleren Stückzahlen realisiert oder als kundenspezifischer Vertrauensanker in einem größeren System-on-Chip integriert werden. Darin besteht ein entscheidendes Alleinstellungsmerkmal des Fraunhofer RISC-V Secure Elements: „Für große Chiphersteller ist es nicht wirtschaftlich, Chipvarianten in kleinen Stückzahlen zu fertigen. Wir können die nötigen Anpassungen machen und Unternehmen so auch kleinere Stückzahlen ermöglichen“, erklärt Andreas Seelos-Zankl.
Langfristig soll das Fraunhofer RISC-V Secure Element dazu beitragen, dass vertrauenswürdige Hardware in deutlich mehr Alltags- und Industriegeräte integriert wird. Um das zu realisieren, geht die Arbeit der beteiligten Fraunhofer-Institute kontinuierlich weiter mit der Entwicklung nachfolgender Chip-Varianten. Warum es so wichtig ist, Sicherheit direkt in der Hardware zu verankern, bringt Dr. Augusto Wankler Hoppe, technischer Projektleiter am Fraunhofer IIS, auf den Punkt: „Cybersicherheit lässt sich nicht nachträglich hinzufügen. Sie muss von Anfang an im Silizium verankert sein. Mit unserem RISC-V Secure Element haben wir eine offene, europäische Hardware-Root-of-Trust entwickelt, die sowohl heutigen Angriffen als auch den Anforderungen der Post-Quantum-Ära und regulatorischen Vorgaben wie dem Cyber Resilience Act gewachsen ist.“
Rollen der Fraunhofer-Institute IIS, AISEC und EMFT
Das Fraunhofer IIS verantwortet im Projekt die Konzeption und Umsetzung des RISC-V Secure Elements. Darüber hinaus begleitet das Institut den gesamten Entwicklungsprozess von der Architektur und dem Chip-Design über Prototyping und Integration bis hin zur Vorbereitung auf regulatorische Anforderungen.
Das Fraunhofer AISEC bringt seine langjährige Forschungsarbeit zu Post-Quanten-Kryptografie in das Projekt ein, indem es die Verfahren für das Secure Element so in Hardware umgesetzt und beschleunigt hat, dass Operationen trotz begrenzter Rechenleistung im Millisekunden-Bereich bleiben und praxistauglich sind. Die Cybersecurity-Expertise des Fraunhofer AISEC fließt darüber hinaus in alle Designphasen sowie in die Security-Analyse und -Verifikation des Secure Elements ein. Ob Open-Source-Hardware physischen Angriffen standhält und wirklich sicher ist, zeigt sich erst in Labortests. Das Fraunhofer AISEC wird deshalb die physische Widerstandsfähigkeit des RISC-V Secure Element in seinem Common Criteria (CC) EAL7 zertifizierten Hardware-Sicherheitslabor evaluieren. Eingesetzt werden dabei verschiedene Verfahren wie Seitenkanalanalysen, Fehlerangriffe und optische Analyse. Als zentraler Partner des OpenTitan-Projekts für Sicherheitstests verfügt das Fraunhofer AISEC hier über besondere Expertise.
Komplementär dazu wird die Funktionalität des RISC-V Secure Element auf Prozessebene auch im CC EAL6 zertifizierten Sicherheitslabor des Fraunhofer EMFT mit Reverse-Engineering-Analyseverfahren detailliert geprüft. Zum Einsatz kommen unter anderem licht- und infrarotmikroskopische Verfahren sowie ein speziell entwickeltes Chip-Scanning mittels Rasterelektronenmikroskopie. Diese Verfahren erreichen Auflösungen im Nanometerbereich und machen selbst kleinste Strukturen des RISC-V Secure Elements eindeutig sichtbar.
