Fachbeitrag Das beste Design gewinnt

Das Design von Advantest ist ein programmierbares 9-GBit/s-Kanal-Modul für parametrische und funktionale Halbleitertests. Insgesamt besteht das Design aus acht Kanalmodulen mit zwei Support-Boards. Jedes Modul verfügt über eine Gruppe von acht 9-GBit/s-Kanälen. Herzstück und komplexeste Komponente ist ein von Advantest entwickelter ASIC in einem 752-Pin-FC-BGA-Gehäuse mit 1 mm Pitch zur Steuerung der Testvektoren.Die Kanalgruppen wurden auf einzelnen Leiterplatten statt einer einzigen großen Platine untergebracht. Dies verbessert nicht nur die Konfigurierbarkeit, sondern steigert durch Reduzierung von Board-Fläche und Komponentenanzahl auch die Ausbeute bei der Leiterplattenfertigung. Um die Genauigkeit der aufgezeichneten Messungen zu garantieren, führt das System eine Selbstkalibrierung durch. Da die vom Test-Prozessor-ASIC aufgenommenen Signale äußerst empfindlich gegenüber Temperaturschwankungen sind, muss die Temperatur des Boards möglichst stabil gehalten werden. Die absolute Temperatur spielt dabei eine eher untergeordnete Rolle, jedoch führt schon eine geringe Temperaturänderung dazu, dass sich die Messergebnisse ändern. Da jede Platine eine Verlustleistung von ungefähr 80 Watt und die komplette Baugruppe ca. 500 bis 600 Watt hat, ist thermisches Management ein sehr wichtiger Aspekt des Designs. Da für jede Generation des Designs die gleichen Anschlüsse verwendet werden, muss die Anzahl der Pins gleich bleiben. Der Designer hat jedoch die Freiheit, die Signale den Pins neu zuzuweisen.Das Testen des Designs war ebenfalls ein wichtiger Aspekt, da die Platine in mittleren Stückzahlen gefertigt werden soll. Um 100-prozentige Testabdeckung zu gewährleisten, wurde jedem Netz ein Testpunkt zugeordnet. Das Design wird mit einer Bed-of-Nails-Vorrichtung mit Standard-Probes auf der einen Seite und Fine-Pitch-Probes auf der anderen getestet.

Design-Herausforderungen

Die thermischen Anforderungen haben einen großen Einfluss auf die Platzierung der Komponenten. Um sicherzustellen, dass die Baugruppentemperatur stabil bleibt, wird das Design über einen Kühlkörper mit Kontakt zum ASIC und anderen wichtigen Komponenten wassergekühlt. Das Wasser innerhalb des Kühlkörpers hat etwa 30 °C und hält die Platine auf rund 40 °C. Der Kühlkörper ist auf der Unterseite mit der Leiterplatte verbunden. Er nimmt dort etwa 30 Prozent der Platinen-Fläche ein. Ein weiterer wichtiger Punkt ist der Lagenaufbau der Platine. Aufgrund der Anzahl der Netze und hohen Dichte der Verbindungen sollten für ein erfolgreiches Routen der Platine mindestens 20 Lagen vorhanden sein. Selbst mit 20Lagen war die Verwendung von zwei HDI-Layers 1-2 und 19-20 notwendig. Das Platinen-Format ist ein weiterer Faktor mit erheblichen Auswirkungen auf die Bestückung. Durch die Größe des ASIC zusammen mit der langen, schmalen Platinen-Kontur ist es unmöglich, den DDR-Speicher in einer optimalen Position zum ASIC zu platzieren. Aufgrund der nicht optimalen Platzierung müssen beim Routing Kompromisse gemacht werden. Die Spezifikation fordert eine Leitungsimpedanz von 70 Ohm. Es war aber nur möglich, 40 Ohm zu erreichen. Durch die reduzierte Fläche ließen sich auch die Skew-Anforderungen nicht erfüllen. Die Verbindungen zwischen ASIC und DDR2 wurden bereits sehr früh im Designprozess als potenzielles Problem identifiziert. Da nur ein sehr begrenzter Platz für das Routing zur Verfügung stand, war es erforderlich, die Pinbelegung des ASICs dem Layout anzupassen. Eine enge Zusammenarbeit der ASIC-Entwickler mit der Layout Gruppe machte dies möglich. Eine weitere Herausforderung für das Designteam war eine ausreichende und verlustarme Stromversorgung. Erneut sorgte das lange, schmale Platinen-Profil für Schwierigkeiten, und es mussten Vorkehrungen getroffen werden, um Spannungsverluste zu minimieren und auszugleichen. Die Signale von den Probes, die mit dem Halbleiter-Prüfling verbunden sind, werden dem Board über acht SMA-Anschlüsse als differentielle Paare zugeführt. Die eingehenden Signale haben eine Datenrate von 9 GBit/s, die zu einer Flankenrate von 40 ps umgesetzt wird. Die Signale des Halbleiter-Prüflings werden über einen Kabeladapter und entsprechende High-Speed Konnektoren auf das Modul geführt. Eine Anpassung der Impedanzen und Vermeidung von Störstellen war sehr wichtig, um eine entsprechende Signalqualität zu erhalten. Einige Bauteile wie die Photo-MOS-Schalter wurden in einem 45-Grad-Winkel platziert, um ein Übersprechen zwischen ihnen zu verringern. Die Leiterbahnen wurden mit Hilfe von bogenförmigen Leiterbahnen geroutet, die präzise mit ps auf ihren differentiellen Leitungspaarpartner abgestimmt werden mussten. Um zu gewährleisten, dass beide Hälften des Signals an der gleichen Stelle die gleichen Diskontinuität haben, wurde nicht nur die Länge zwischen Treiber und Empfänger abgeglichen, sondern auch alle Teilstücke und Komponenten entlang der Leiterbahnen.

Einsatz von Mentors Designlösungen

Das Design wurde mit Hilfe von Board Station und HyperLynx PI erstellt. Durch ICX Pre- und Post-Route-Analyse wurde quantifiziert, in welchem Umfang Kompromisse gemacht werden müssen, wenn beim Routen des DDR2-Interfaces die Leistung des Designs beeinträchtigt wird. Während der Pre-Route-Analyse stellte das Designteam fest, dass die erforderlichen Bandbreiten zu erreichen waren. Als das Team erstmals die Simulation des Designs startete, waren noch keine endgültigen Modelle der Komponenten verfügbar, so dass zunächst angenommene Werte verwendet wurden, um dem Ingenieur die Analyse der Netze so früh wie möglich zu erlauben. Die Modelle wurden dann während des Prozesses verfeinert und eine abschließende Analyse durchgeführt, sobald die tatsächlichen Modelle verfügbar waren. ICX wurde auch zur Auswahl der optimalen Kombination von ASIC-Treiberstufen und Schnittstellenkomponenten verwendet. Sobald die Komponenten-Modelle verfügbar waren, wurden die Kombinationen mit verschiedenen Charakteristiken zur Anbindung der DDR Bausteine simuliert.